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(原創) Verilog testbench建議的coding style (SOC) (Verilog)
阅读量:7268 次
发布时间:2019-06-29

本文共 168 字,大约阅读时间需要 1 分钟。

Abstract

我撰寫testbench所歸納的心得。

Introduction

以下是建議的coding style

module 模組名稱;
將input宣告為reg
將output宣告為wire
引用欲測試的module別名
initial begin
//
設定reg初始值
end
always處理變化值
endmodule

转载地址:http://bugdm.baihongyu.com/

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